交织ADC的校准算法相关

150分的苗子 · 发表于 2025-4-19 21:10:32

本人前期已经学过交织ADC的模拟电路的搭建过程，后续想转向校准通道间失配部分，由于之前我接触过FPGA设计FIR滤波器，所以我总是带着“乘法器必须用IP核才节省资源”这一种思想；

看到校准算法的论文，他们都是用有积分，乘法，除法，加等运算，但是现在没有FPGA，感觉直接写verilog好像用不了IP核了，想问各位都是在verilog中直接用* /等方式去设计的吗？这在综合的时候不会产生很多资源吗

menglimeng · 发表于 2025-4-21 17:42:02

我也想问这个问题，如果要在片上生成的话，那岂不是要自己去写很多乘法、加法等，而且是不是还要考虑生成的数字模块寄生

150分的苗子 · 发表于 2025-4-22 11:14:17

menglimeng 发表于 2025-4-21 17:42
我也想问这个问题，如果要在片上生成的话，那岂不是要自己去写很多乘法、加法等，而且是不是还要考虑生成的 ...

是的是的。困扰已久

woodhorse007 · 发表于 2025-4-22 13:06:17

能用到交织ADC的芯片一般都是先进工艺，数字的面积很小，通常不做考虑

150分的苗子 · 发表于 2025-4-24 20:35:11

woodhorse007 发表于 2025-4-22 13:06
能用到交织ADC的芯片一般都是先进工艺，数字的面积很小，通常不做考虑

哦，原来如此，谢谢

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