serdes发射机并串转换时钟架构全速和半速的区别，高速DFF，MUX顺序

模拟ic设计小白

小白在看ECEN720PPT发射机部分的时候，看到并串转换4-to-1电路实现，时钟架构全速和半速电路的区别是最后有无高速DFF，请问为什么要多一个DFF呢？以及半速架构的话为什么最后一级MUX要交换顺序？

2-to-1并串转换的MUX也是01，为什么4-to-1半速和全速前一级的MUX都是10的顺序呢？

Horizon_9312

1.全速最后一级的时钟是clk，为了用时钟同步提速
2.半速最后一MUX是反相，他不是写的防止输出出现glitch

模拟ic设计小白

   

mxm15336070789 发表于 2024-12-12 11:35
1.全速最后一级的时钟是clk，为了用时钟同步提速
2.半速最后一MUX是反相，他不是写的防止输出出现glitch
...

感谢您的回复，第一点没太明白为什么最后一级的DFF时钟是CLK就可以实现时钟同步提速，第二点是这样，但我不明白为什么MUX反向可以防止glitch

Horizon_9312

   

模拟ic设计小白 发表于 2024-12-12 13:10
感谢您的回复，第一点没太明白为什么最后一级的DFF时钟是CLK就可以实现时钟同步提速，第二点是这样，但我 ...

1. 哦哦 你是在纠结那个DFF，半速和全速是取决于clk/2还是clk采样, 你全速没有那个DFF没法利用clk采样提速,你往前一级看就明白了 2.glitch这里可能为了避免时钟采样采到数据边沿（不太确定）

模拟ic设计小白

   

mxm15336070789 发表于 2024-12-12 17:10
1. 哦哦 你是在纠结那个DFF，半速和全速是取决于clk/2还是clk采样, 你全速没有那个DFF没法利用clk采样提 ...

感谢您的回复，可能我问题表述得不是很清楚，第一点没太理解的地方是为什么要加一级DFF用CLK采样，因为全速和半速前两级的时钟都是CLK/4和CLK/2，这样输出的数据Dout频率是一样的，两种架构的目的都是将数据串化后以CLK的频率输出（我这里可能理解错了），那么全速为什么需要额外多一级DFF使用CLK采样呢


PPT中写了半速架构时钟占空比可能不是50%需要校准，这里也没太理解原因

希望您不吝赐教，再次感谢

ilmkduse

看下来有点奇怪，如果clk rate是相同的，那么full rate 和 half rate 在数据速率上应该是相同的。区别在于最后一级是依赖clk/2的mux高低电平维持时间来控制数据，还是通过clk的高速Flipflop在采样输出。所以我猜啊，这个rate是指系统里的最高速时钟频率？一个是用单边沿，另一个是用时钟的双电平。

memcad

两个电路前面都一样，就是后面是否用clk打拍。前者对后面好处理，就是data/clk。下面那个就要后面自己双沿采样了（方便做8/10b快速转换减少latency）。

legendjohn

请问有这份资料的原始文件吗

模拟ic设计小白

   

legendjohn 发表于 2025-3-27 11:07
请问有这份资料的原始文件吗

有的，你可以自己搜ECEN720，指这个国际公开课的课件