synopsys dw pcie dma时序问题如何解决？

指点江山

synopsys pcie gen1，配置有2通道wr dma，2通道rd dma。
在vu9p xilinx fpga进行原型验证。
产生bit流时，dma一直有时序违反。
有什么解决方法吗？

（目前我采用的方法：
把xilinx fpga pcie phy和ep的参考时钟改为50MHz，
ip dma的工作时钟约束为62.5M，pcie dma时序勉强能过。
但是pcie链路训练不通过.
改pcie参考时钟由100M到50M，能这样改吗？）