模块名字综合后太长，DC 如何修改模块名字

zhen.cao · 发表于 2024-7-11 17:01:44

综合之后模块名字因为带parameter和sv的interface的缘故太长了，想要将名字改短应该用什么命令？

已经尝试designs_name_rules,但是这个命令只针对port，cell（其中一种是模块例化后的名字），net，对design（模块名字）无效
rename_designs,这个倒是可以用，但是如果重新增加/减少 interface或者parameter参数，模块名字比如会变化，需要重新改脚本

所以想问一下有没有什么其它方便快捷的命令？

omityoung · 发表于 2024-7-12 14:22:03

同问

havoc001 · 发表于 2025-3-26 11:27:31

同问

15909834256 · 发表于 2025-3-26 13:24:14

本帖最后由 15909834256 于 2025-3-26 13:33 编辑

set hdlin_shorten_long_module_name true ;#允许缩短module_name的长度
set hdlin_moudule_name_limit $value ;#value是用户定义的长度，默认是256，推荐：156
这两句话我验证过，可以解决你的问题

不如吃茶去123 · 发表于 2025-3-28 10:14:20

15909834256 发表于 2025-3-26 13:24
set hdlin_shorten_long_module_name true ;#允许缩短module_name的长度
set hdlin_moudule_name_limit $va ...

感谢

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