verilog关于负数的一个问题

stonechao

reg [7:0] cnt_1 ,cnt_2;
always@(posedge sys_clk or negedge rst_n)begin
    if(~rst_n)
        cnt_1 <= 0;
        cnt_2 <= 0;
    else if (cnt_1 == N - 1)begin
        cnt_1 <= 0;
        cnt_2 <= cnt_2 + 1;
    end
    else
        cnt_1 <= cnt_1 + 1;
end

在上述情况下，若N是一个8bit寄存器输入，输入值为0，cnt_1 == N - 1的条件社么时候会触发？

在仿真过程中 cnt_2是一直为0的，cnt_1 == N - 1一直没有触发，综合后也是一直没有触发，为什么这里不是当cnt_1 == 255时,cnt_2加1？
        

G7ngko

“1”没有申明位宽，默认为32位integer，N-1的结果被拓展成32位了，cnt_1 == 2^32-1才会触发。
把1改成1'd1可以解决问题。

767781537

   

G7ngko 发表于 2023-7-6 14:02
“1”没有申明位宽，默认为32位integer，N-1的结果被拓展成32位了，cnt_1 == 2^32-1才会触发。
把1改成1'd1 ...

你好 这种情况下 减法被扩位， 加法为什么不扩位， 因为加法情况下这样写挺多的

G7ngko

   

767781537 发表于 2023-7-7 13:52
你好 这种情况下 减法被扩位， 加法为什么不扩位， 因为加法情况下这样写挺多的
...

加法也扩啊

767781537

   

767781537 发表于 2023-7-7 13:52
你好 这种情况下 减法被扩位， 加法为什么不扩位， 因为加法情况下这样写挺多的
...

仿真后发现加法也不行，所以还是要养成好的编码习惯

767781537

   

G7ngko 发表于 2023-7-7 14:01
加法也扩啊

谢谢 今天学到了

peanut_cake

   

767781537 发表于 2023-7-7 13:52
你好 这种情况下 减法被扩位， 加法为什么不扩位， 因为加法情况下这样写挺多的
...

你有没有想过一个问题，就算是扩位到32，-1后也是255

767781537

   

peanut_cake 发表于 2023-7-7 16:32
你有没有想过一个问题，就算是扩位到32，-1后也是255

只能理解成左边也扩位了，变成 {24'd0,8'd255}了， 蹲大神解答

张江IC侠

为什么我仿真没有问题？
l

   

        

            
1. ocalparam N = 8'd255;
   
2. reg [7:0] cnt_1 ,cnt_2;
   
3. 
   
4. always@(posedge clk or negedge rst_n)begin
   
5.     if(~rst_n) begin
   
6.         cnt_1 <= 0;
   
7.         cnt_2 <= 0;
   
8.     end
   
9.     else if (cnt_1 == N - 1)begin
   
10.         cnt_1 <= 0;
    
11.         cnt_2 <= cnt_2 + 1;
    
12.     end
    
13.     else
    
14.         cnt_1 <= cnt_1 + 1;
    
15. end
    
16. 
            

   

    复制代码

我的代码是这样的