verilog中task的格式问题

Arthurjlin · 发表于 2021-2-20 21:51:10

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请问上面两种task的写法有什么区别吗，为什么第一个会报错呢？“[color=var(--black-800)]Multiple statement function/task without begin/end not supported in this mode of Verilog“

Arthurjlin · 发表于 2021-2-20 22:06:51

这样增加一组begin end就可以了，很迷

jiaoda · 发表于 2021-2-21 08:48:49

begin跟end就跟c语言的括号一样，建议用上，这样可以清晰

来自外太空的你 · 发表于 2021-2-21 13:18:26

你好，请问你用的是什么软件写的程序？

ezio1996 · 发表于 2021-2-21 15:01:32

应该是vscode

Arthurjlin · 发表于 2021-2-21 15:06:53

来自外太空的你发表于 2021-2-21 13:18
你好，请问你用的是什么软件写的程序？

是VSCODE

Arthurjlin · 发表于 2021-2-21 15:07:46

jiaoda 发表于 2021-2-21 08:48
begin跟end就跟c语言的括号一样，建议用上，这样可以清晰

嗯嗯

haimo · 发表于 2021-2-22 10:05:52

多行的语句就要有begin,end啊，应该和其他verilog语法一样吧。

fengbohan1 · 发表于 2021-10-28 16:05:57

本帖最后由 fengbohan1 于 2021-10-28 16:07 编辑

我也遇到了这个问题，还是要加上begin end的。

love_ee · 发表于 2024-12-17 15:26:26

请问楼主vscode编写verilog代码，语法检错是怎么实现的呢？用的哪个插件啊

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