求助LVS stamping conflict问题

xxc2366 · 发表于 2023-11-7 12:33:05

newlayout 发表于 2023-11-6 11:48
都3年了，我都已经忘记了~

哈哈哈好，我问题解决了是连线问题

swucc2023 · 发表于 2023-11-29 18:36:42

最近加IO也报这个错了，报的IO内部的guardring，单跑没报，接在电路上就在报这个

704754184 · 发表于 2023-12-6 19:49:54

xxc2366 发表于 2023-11-7 12:33
哈哈哈好，我问题解决了是连线问题

层主你是怎么解决的啊，我跑LVS报的这个错误，坐标是NMOS自动生成的保护环的8个角（内4外4）

xxc2366 · 发表于 2024-1-15 15:03:53

704754184 发表于 2023-12-6 19:49
层主你是怎么解决的啊，我跑LVS报的这个错误，坐标是NMOS自动生成的保护环的8个角（内4外4） ...

你看看是不是衬底或者井浮空了，有一个层主提到这个问题，我当时是连线连错了，导致电位不对

MMMMMCCCCC · 发表于 2024-9-12 11:37:36

我是有一个PMOS的NW没接电源，选择LVS框中Softchk Database中，可自动跳转到问题位置

lnxmj · 发表于 2024-11-20 14:45:05

感谢分享

fattigerXu · 发表于 2024-12-12 17:01:28

我遇到一个lvmv_pwell的软连接ERC（看工艺了，一般是用到DNW的）一开始找了半天有没有接线错误的，后面才反思过来，pwell是通过算法得出来的，需要作为算法参数的有DNW,NM以及p+AA，还有MVMK（有用到MVMK的工艺可以参考）DNW电位为MV时，其内部可以有MVNW,MVPW以及LVPW，PW区域不能覆盖MVMK层，即可识别为LVPW,MVMK覆盖其他PW/NW就可以识别为MV的，所以如果有报lvmv_pw可以考虑调整MVMK的覆盖情况，具体调整多少看工艺了

cyyycyyyc · 发表于 2025-4-30 18:29:59

我刚才也遇到这个警告了，找ERC错误，然后定位，发现是有个两条metal忘记打via了

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