cadence中误码率仿真

yexy515 · 发表于 2019-6-26 11:03:38

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在cadence中自带的ahdllib中的bit_error_rate怎么用，求大牛指导一下，怎么输出误码率，谢谢

yexy515 · 发表于 2019-6-26 17:24:02

已知道怎么用了，哈哈

大芯芯 · 发表于 2019-6-26 19:38:17

是不是那个virtuoso窗口可以显示？兄弟你做什么的

yexy515 · 发表于 2019-6-27 09:08:56

大芯芯发表于 2019-6-26 19:38
是不是那个virtuoso窗口可以显示？兄弟你做什么的

是的，做模拟

SCQ · 发表于 2019-11-22 19:05:25

yexy515 发表于 2019-6-26 17:24
已知道怎么用了，哈哈

你好，怎么用的？

yexy515 · 发表于 2019-11-24 10:25:56

SCQ 发表于 2019-11-22 19:05
你好，怎么用的？

具体的忘记了，后面没用到，好像是两个数据比较一下的，可以仿真一下找找规律

SCQ · 发表于 2019-11-25 19:48:57

yexy515 发表于 2019-11-24 10:25
具体的忘记了，后面没用到，好像是两个数据比较一下的，可以仿真一下找找规律
...

已经知道了

李风正 · 发表于 2024-10-11 12:36:32

感谢

shuxinglong · 发表于 2025-7-8 20:23:01

我知道如何看结果了：Tran仿真结束后，再输出的log窗口会显示 bit eers detected = xx ,bit err rate = xx。再强调以下，这个模块是verilog a写的，它的输出结果也就是ber是在输出 log中 print的。

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