ATPG 仿真不过

davidfenghao

请教下楼主，你是用Tetramax 工具生成的仿真测试文件吗？现在我用Tetramax 工具中write_patterns  -format verilog 提示工具现在不支持verilog这个选项了，请问您是怎么产生仿真测试文件用VCS进行仿真？谢谢！

guoheng29

   

fangwang85 发表于 2019-1-16 19:41
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sdf  反标不正确是什么原因呢  我现在也遇到这个问题

error during multiclock_capturestmt pattern

zxfzpf

   

fangwang85 发表于 2019-1-16 19:41
回复 2# chengroc

要看你PI的真实状态是啥吧， 你这样随意加PI constraint是不行的吧

darlingwqm

感谢分享

wwwwwjia

   

fangwang85 发表于 2019-1-16 19:41
回复 2# chengroc

你好，我也遇到类似的问题，某个input port，我用add_input_cons设置为X 某条pattern仿真就无法通过（simulated X，expected 0），设置为0就可以仿真通过，请问你知道是什么原因了吗？

Holtek12

   

wwwwwjia 发表于 2025-1-11 20:48
你好，我也遇到类似的问题，某个input port，我用add_input_cons设置为X 某条pattern仿真就无法通过（sim ...

你把要屏蔽的 PI (atpg生成 X input) 改成 '0' or '1', 看看 simulation 可否 pass (X實際上就是'0' or '1')? 若可以就是仿真器的問題.

wwwwwjia

   

Holtek12 发表于 2025-2-22 07:40
你把要屏蔽的 PI (atpg生成 X input) 改成 '0' or '1', 看看 simulation 可否 pass (X實際上就是'0' or ' ...

谢谢，我尝试了把那个PI设置为0和设置为1，两种情况生成的pattern仿真都可以通过。设置为X就仿真不通过，请问这通常会是仿真器的哪部分设置引起的呢？要怎么规避才好呢？

wwwwwjia

   

Holtek12 发表于 2025-2-22 07:40
你把要屏蔽的 PI (atpg生成 X input) 改成 '0' or '1', 看看 simulation 可否 pass (X實際上就是'0' or ' ...

突然发现我前面理解错您的意思了，是在生成pattern时仍然设置为X，在仿真时给激励将这个PI设置为0或1，对吗？