FPGA乘法器方案请教

happsky · 发表于 2018-9-13 20:27:33

回复 happsky 采用DSP48E1中的加法，相邻的乘加采用级联的形式。
第一个乘法的结果PCOUT连接到下一次复用 ...
superhorsemmc 发表于 2018-9-13 16:32

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请问这样延时是多少呢？

superhorsemmc · 发表于 2018-9-18 08:58:21

回复 21# happsky 一次DSP48E1乘累加的延迟+（500-1）

yvhksovo · 发表于 2018-11-12 13:07:18

基本上就只有乘法器复用才能解决；

Andy126 · 发表于 2018-12-11 09:17:58

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