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楼主: gzdy

[求助] 关于PLL的输入时钟与输出时钟相位的关系

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yangchan135692
发表于 2022-8-25 09:25:17 | 显示全部楼层
如果用了分频器，输出和反馈之间就存在延时相位差，PLL只能保证输入和反馈之间没有相位差
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我想不够高
发表于 2023-4-28 23:25:58 | 显示全部楼层
学习了
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kl_upc
发表于 2024-7-26 15:12:45 | 显示全部楼层
pll允许有稳定的相位偏差
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gccywu
发表于 2024-7-26 15:29:20 | 显示全部楼层
学习了
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