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DSP与FPGA接口问题? willing 2004-6-30 42656 jadyjerry 2004-7-22 10:08
有用foundation3.1和modelsim的么? danguo 2004-7-19 32556 atuhappy 2004-7-21 14:30
请教dc问题 请帮帮我 yilan77 2004-7-20 52731 yilan77 2004-7-21 12:12
我现在已经实现了一个计时单元,但是我想把输入信号延时“计时单元所计的时间” yourazhe 2004-7-21 12264 bravelu 2004-7-21 10:34
主板debug卡 blackice00 2004-7-17 22440 blackice00 2004-7-20 14:21
如何实现一个延时电路(VHDL)???? yourazhe 2004-7-19 02168 yourazhe 2004-7-19 09:16
SDRAM 控制的刷新问题和锁相环问题 ppx520 2004-7-17 12281 jamyce 2004-7-19 08:41
斑竹请帮我看看这个程序,在综合时提示错误!!!! yourazhe 2004-7-17 32741 bravelu 2004-7-18 19:51
Verilog中任务的调用  ...2 prguo 2003-11-19 108089 jsbv 2004-7-18 01:22
这个循环语句错在什么地方????????????? yourazhe 2004-7-15 17049 zigzag 2004-7-16 22:02
FSM问题 jamyce 2004-4-22 72924 yuzhicai 2004-7-16 21:59
怎样把dc综合出来的错误信息导入一个文件呢? yuzhicai 2004-7-16 21674 yuzhicai 2004-7-16 21:55
如何在FPGA中嵌入可以跑linux的CPU核 740625 2004-7-15 12254 jackzhang 2004-7-15 15:52
为什么ALTERA EPM7064S的输出高电平才3.5V 左右? (无内容) mikenee 2004-1-27 32527 灵犀 2004-7-15 11:40
关于CPLD/FPGA的入门 豆豆 2004-5-17 32043 yungold 2004-7-15 09:35
我有些EDA的软件,与大家交流 freedingcq 2004-6-24 72437 sjh324 2004-7-15 08:48
如何将一个信号延时10us后原样输出啊?(VHDL) yourazhe 2004-7-6 65418 风再起 2004-7-12 20:03
请大虾们帮个小忙,这们MAX的编译错误怎么解决啊? romyks 2004-7-12 13459 bravelu 2004-7-12 18:26
在vhdl 语言中,如何将一个信号与芯片的实际引脚相关联? yourazhe 2004-7-5 43587 zigzag 2004-7-9 18:08
找QUARTUS weiwu 2004-6-25 22334 blueray 2004-7-7 10:50
请问我怎么增加威望 toland 2004-7-6 12033 atuhappy 2004-7-7 10:39
求教:CORE GEN生成的FIFO进行行为级仿真的问题。  ...2 jamyce 2004-1-9 145770 wwjj0221 2004-7-7 09:25
[求助]如何进行网表转换啊 guanfree 2004-7-6 22554 guanfree 2004-7-6 21:50
[求助]买什么样的比较合适???? electronics 2004-7-6 12049 bravelu 2004-7-6 16:14
有没有HDLC转异步串口的例子 newbiew 2004-7-6 01590 newbiew 2004-7-6 14:08
maxplus编译错误? ncepu 2004-7-5 14865 bravelu 2004-7-5 12:07
征求已经在FPGA上验证过的8位单片机的核 740625 2004-7-3 22203 740625 2004-7-5 10:19
如何将CPLD(XILINX XC952156)的一个引脚与地相连? yourazhe 2004-7-2 33075 yourazhe 2004-7-3 14:17
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ISE6。1(FPGA)综合时出现。这三个WARNING是什么意思??会不会影响稳定性?? ZLS 2004-6-4 45784 lixiangmmm 2004-6-29 13:12
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